Logo freelancer Cách hoạt độngTìm công việc
Đăng Nhập Đăng Ký
Đăng dự án
Ảnh bìa hồ sơ
Bạn đang theo dõi
Lỗi khi theo dõi người dùng.
Người dùng này không cho phép người dùng khác theo dõi họ.
Bạn đã theo dõi người dùng này rồi.
Gói thành viên của bạn chị cho phép 0 lượt theo dõi. Hãy nâng cấp lên ở đây.
Bỏ theo dõi thành công
Lỗi khi bỏ theo dõi người dùng.
Bạn đã đề xuất thành công
Lỗi khi đề xuất người dùng.
Đã xảy ra lỗi. Hãy làm mới trang và thử lại.
Đã xác thực email thành công.
Avatar người dùng
$6 USD / giờ
Cờ của INDIA
supaul, india
$6 USD / giờ
Hiện ở đây đang là 12:42 SA
Đã tham gia vào tháng 10 26, 2019
1 Khuyến nghị

Manish K.

@manishkj116

 5,0 (10 nhận xét)
3,6
3,6
80%
80%
$6 USD / giờ
Cờ của INDIA
supaul, india
$6 USD / giờ
100%
Công Việc Hoàn Thành
100%
Đúng Ngân Sách
100%
Đúng Thời Hạn
20%
Tỉ Lệ Thuê Lại

RTL Engineer

Hi, I am currently working as a Research Scholar at DRDO Laboratory . I have post graduation in Microelectronics and VLSI Design. Skills - >> Digital Integrated Circuit >> Verilog HDL/ VHDL >> RTL Design >> SOC Verification using System Verilog >> FPGA Prototyping EDA Tool- >> Xilinx Vivado IDE Tool >> Xilinx ISE Design Suite >> Altera ModelSim Designed Digital Circuits- 1. Design, Verification and Implementation of an FPGA-based Monitoring System 2. Successive Approximation Register type Analogue-to-Digital Converter (ADC) System 3. Pulse Width Modulation (PWM) Motor Control 4. Memory Design (SRAM & DRAM) 5. First-In-First-Out Register (FIFO) 6. Serial Peripheral Interface(SPI) Thanks
Freelancer Matlab and Mathematica Engineers India
Xem tất cả về Matlab and Mathematica Engineers tại India

Liên hệ Manish K. về công việc của bạn

Đăng nhập để thảo luận thông tin thông qua chat.

Portfolio

9054445
This simulation describe the functionality of 8 bit Multiplier. Input are stored in" Bin" and "Qin" register each are of 8 bit, generated output stored in "Prod" register are of 16 bit.
RTL Multiplier Simulation on Xilinx Vivado 2016.2
6425211
This Include - Captured RTL Schematic of Intended FSM. Captured Timing diagram of Designed FSM. FSM in terms of input Clock, input M, P , Secondary State variable A,B and output Z.
Finite State Machine Schematic on Xilinx Vivado IDE Tool
This Include - Captured RTL Schematic of Intended FSM. Captured Timing diagram of Designed FSM. FSM in terms of input Clock, input M, P , Secondary State variable A,B and output Z.
Finite State Machine Schematic on Xilinx Vivado IDE Tool
6543820
This shows the Schematic of First-In-First-Out (FIFO) Register using Xilinx ISE Design Suite. Verilog Hardware Description Language is used to design this FIFO Register.
FIFO Schematic on Xilinx ISE Design Suite
6447979
This include two captures : 1. Simulation Result of FIFO Register 2. RTL Schematic of FIFO using Xilinx Vivado 2016.2 IDE Tool
First-In First-Out (FIFO) Register
This include two captures : 1. Simulation Result of FIFO Register 2. RTL Schematic of FIFO using Xilinx Vivado 2016.2 IDE Tool
First-In First-Out (FIFO) Register
6371896
Verilog HDL of Universal register along with Test bench
9054445
This simulation describe the functionality of 8 bit Multiplier. Input are stored in" Bin" and "Qin" register each are of 8 bit, generated output stored in "Prod" register are of 16 bit.
RTL Multiplier Simulation on Xilinx Vivado 2016.2
6425211
This Include - Captured RTL Schematic of Intended FSM. Captured Timing diagram of Designed FSM. FSM in terms of input Clock, input M, P , Secondary State variable A,B and output Z.
Finite State Machine Schematic on Xilinx Vivado IDE Tool
This Include - Captured RTL Schematic of Intended FSM. Captured Timing diagram of Designed FSM. FSM in terms of input Clock, input M, P , Secondary State variable A,B and output Z.
Finite State Machine Schematic on Xilinx Vivado IDE Tool
6543820
This shows the Schematic of First-In-First-Out (FIFO) Register using Xilinx ISE Design Suite. Verilog Hardware Description Language is used to design this FIFO Register.
FIFO Schematic on Xilinx ISE Design Suite
6447979
This include two captures : 1. Simulation Result of FIFO Register 2. RTL Schematic of FIFO using Xilinx Vivado 2016.2 IDE Tool
First-In First-Out (FIFO) Register
This include two captures : 1. Simulation Result of FIFO Register 2. RTL Schematic of FIFO using Xilinx Vivado 2016.2 IDE Tool
First-In First-Out (FIFO) Register
6371896
Verilog HDL of Universal register along with Test bench

Nhận xét

Đã lưu thay đổi
Hiện 1 - 5 trong số 10 nhận xét
Lọc nhận xét theo:
5,0
₹1.600,00 INR
Neural Networks in MATLAB Project Assistance -- 2
Manish is marvellous as ususal Good job done manish Thank you
Matlab and Mathematica
Algorithm
Electrical Engineering
Research Writing
Mathematics
Avatar người dùng
Cờ của Sahaana P.
@Sahaana74
•
3 năm trước
5,0
₹5.500,00 INR
Verilog Online Trainer
Manish is as usual marvellous Good Job done manish All the best !!!!
Engineering
Matlab and Mathematica
Verilog / VHDL
Software Architecture
FPGA
Avatar người dùng
Cờ của Sahaana P.
@Sahaana74
•
4 năm trước
5,0
₹10.000,00 INR
Verilog and FSM Design Project assistance
Manish is marvellous as always Good job done in lightning speed All the best Manish !!!
Engineering
Verilog / VHDL
UML Design
Electrical Engineering
FPGA
Avatar người dùng
Cờ của Sahaana P.
@Sahaana74
•
4 năm trước
5,0
₹3.000,00 INR
PSPICE Project assistance -- 2
Manish is the most preferred freelancer for our company and he is proving himself that he is too good in every project and taking utmost care for the quality The best thing he is super fast in completing Good Luck manish !!!
Engineering
Electronics
Matlab and Mathematica
Electrical Engineering
Circuit Design
Avatar người dùng
Cờ của Sahaana P.
@Sahaana74
•
4 năm trước
5,0
₹4.400,00 INR
VERILOG PROJECT assistance -- 2
Manish is as always a marvellous expert !!! Glad to work with him !!!
Verilog / VHDL
Avatar người dùng
Cờ của Sahaana P.
@Sahaana74
•
4 năm trước

Kinh nghiệm

Expert

Goprac
thg 8 2021 - Hiện tại
I am a subject expert at Goprac Pvt Ltd where I assess the student's Interview in Digital Electronics and VLSI subject.

Project Intern

Indian Institute of Technology Hyderabad
thg 8 2018 - thg 5 2019 (9 tháng, 1 ngày)
This project was about to working on Serial Peripheral Interface which can be used to transfer 6 or 8 bit data ,whose clock freq should be 40 KHz. where, I was working on front- end designing part of this application specific Serial Peripheral Interface. I prefer Verilog HDL to design this digital circuit. This complete front end design was performed using Xilinx Vivado IDE Tool.

Học vấn

M.Tech in Microelectronics and VLSI Design

National Institute of Technology Sikkim, India 2017 - 2019
(2 năm)

Bachelor of Engineering in Electronics and Communication Engineering

Visvesvaraya Technological University, India 2012 - 2016
(4 năm)

Bằng cấp

GATE-2017

MHRD
2017
Graduate Aptitude Test in Engineering (GATE) in ECE -2017 , qualified with score of 504 out of 1000 and secured a rank of 5617.

Liên hệ Manish K. về công việc của bạn

Đăng nhập để thảo luận thông tin thông qua chat.

Xác thực

Freelancer Ưa Thích
Đã Xác Thực Danh Tính
Đã Xác Thực Thanh Toán
Đã Xác Thực Điện Thoại
Đã Xác Thực Email
Đã Kết Nối Facebook

Chứng chỉ

DigitalElectronics_1.png Digital Electronics 1 75%

Các kỹ năng hàng đầu

Matlab and Mathematica 6
Verilog / VHDL 6
FPGA 4
Digital Electronics 1
FPGA Coding 1

Xem Các Freelancer Tương Tự

Matlab and Mathematica Engineers in India
Matlab and Mathematica Engineers
Verilog / VHDL Designers
Field-Programmable Gate Array Experts

Xem Các Trường Hợp Tương Tự

Matlab and Mathematica
Verilog / VHDL
FPGA
Digital Electronics
Người dùng trước Người dùng kế tiếp
Đã gửi lời mời thành công!
Cảm ơn bạn! Chúng tôi đã gửi email chứa đường link để bạn lấy tín dụng miễn phí.
Đã xảy ra lỗi trong khi gửi email của bạn. Hãy thử lại.
Logo freelancer Vietnam / Tiếng Việt Giúp đỡ & Hỗ trợ Freelancer Các lĩnh vựcDự ánCuộc thiFreelancerDoanh nghiệpGói thành viênChương trình Freelancer Ưa ThíchQuản lý dự ánViệc làm địa phươngPhoto AnywhereGiới thiệu dự ánAPI cho nhà phát triểnĐăng ký xác thựcỨng dụng desktop Giới thiệuVề chúng tôiCách thức hoạt độngBảo mậtNhà đầu tưSơ đồ trangCác câu chuyệnTin tứcĐội ngũGiải thưởngThông cáo báo chíNghề nghiệp Điều khoảnChính sách riêng tưĐiều khoản và điều kiệnChính sách bản quyềnQuy tắc ứng xửBiểu phí dịch vụĐối tácEscrow.comLoadshiftWarrior Forum Ứng dụngLogo Apple App StoreLogo Google Play
Sao chép vào clipboard thất bại, hãy thử lại sau khi điều chỉnh quyền của bạn.
Đã sao chép vào clipboard.
Người Dùng Đã Đăng Ký Tổng Số Việc Đã Đăng
Freelancer ® is a registered Trademark of Freelancer Technology Pty Limited (ACN 142 189 759)
Copyright © 2024 Freelancer Technology Pty Limited (ACN 142 189 759)
Đang tải xem trước
Đã cấp quyền truy cập vị trí.
Phiên đăng nhập của bạn đã hết hạn và bạn đã bị đăng xuất. Hãy đăng nhập lại.